SDRAM

SDRAM (siglas en inglés de synchronous dynamic random-access memory) es una familia de memorias dinámicas de acceso aleatorio ( DRAM) que tienen una interfaz síncrona, usadas ya desde principios de 1970.[1]

Visión general

Módulos de memoria SDR SDRAM.

Tradicionalmente, la memoria dinámica de acceso aleatorio DRAM tenía una interfaz asíncrona, lo que significaba que el cambio de estado de la memoria se efectúa en un cierto tiempo (marcado por las características de la memoria) desde que cambian sus entradas. En cambio, en las SDRAM el cambio de estado tiene lugar en un momento señalado por una señal de reloj y, por lo tanto, está sincronizada con el bus de sistema del ordenador.

El reloj también permite controlar una máquina de estados finitos interna que controla la función de " pipeline" de las instrucciones de entrada. Esto permite que el chip tenga un patrón de operación más complejo que la DRAM asíncrona, que no tiene una interfaz de sincronización.

El método de «segmentación» (pipeline) significa que el chip puede aceptar una nueva instrucción antes de que haya terminado de procesar la anterior. En una escritura de datos, el comando "escribir" puede ser seguido inmediatamente por otra instrucción, sin esperar a que los datos se escriban en la matriz de memoria. En una lectura, los datos solicitados aparecen después de un número fijo de pulsos de reloj tras la instrucción de lectura, durante los cuales se pueden enviar otras instrucciones adicionales. (Este retraso se llama latencia y es un parámetro importante a considerar cuando se compra una memoria SDRAM para un ordenador.)

Uso

Las memorias SDRAM son ampliamente utilizadas en los ordenadores, desde la original SDR SDRAM y las posteriores DDR, DDR2 y DDR3. Actualmente se están produciendo las DDR4 y ya están disponibles en el mercado. Las memorias SDRAM también están disponible en variedades registradas, para sistemas que requieren una mayor escalabilidad, como servidores y estaciones de trabajo.

Características

Los módulos SDRAM tienen sus propias especificaciones de tiempo, que pueden ser más lentas que las de los chips en el módulo. Cuando los chips SDRAM de 100 MHz aparecieron por primera vez, algunos fabricantes vendían módulos "de 100 MHz" que no podían funcionar de forma fiable en esa frecuencia de reloj. En respuesta, Intel publicó el estándar PC100, que describe los requisitos y directrices para la producción de un módulo de memoria que puede funcionar de forma fiable a 100 MHz. Esta norma fue muy influyente, y el término "PC100" rápidamente se convirtió en un identificador común para módulos SDRAM de 100 MHz, y los módulos son ahora comúnmente designados como "PC"-número (PC66, PC100 o PC133 - aunque el significado actual de los números ha cambiado).

Latencia

Ocho circuitos integrados SDRAM en un módulo DIMM SDR SDRAM PC100.

La latencia SDRAM no es intrínsecamente inferior (más rápido) que la DRAM asíncrona. De hecho, las primeras memorias SDRAM eran algo más lentas que las BEDO-DRAM debido a la lógica adicional. Los beneficios del buffer interno de las SDRAM provienen de su capacidad para intercalar las operaciones en los bancos múltiples de la memoria, lo que aumenta el ancho de banda efectivo.

Obsolescencia

Existen varios límites en el rendimiento de la DRAM. El más conocido es el tiempo de ciclo de lectura, esto es el tiempo entre las sucesivas operaciones de lectura a una fila abierta. Este tiempo se redujo de 10 ns en las SDRAM de 100 MHz a 5 ns en las DDR-400, pero se ha mantenido relativamente sin cambios a través de las generaciones DDR2-800 y DDR3-1600. Sin embargo, al operar la circuitería de interfaz en múltiplos cada vez mayores de la tasa de lectura fundamental (con periodos cada vez más pequeños), el ancho de banda alcanzable ha aumentado rápidamente.

Otro límite es la latencia CAS, el tiempo entre el suministro de la dirección de una columna y la recepción de los datos correspondientes. De nuevo, esto se ha mantenido relativamente constante entre 10 y 15 ns en las últimas generaciones de SDRAM DDR. En la práctica la latencia CAS es un número específico de ciclos de reloj programados en el registro de modo de la SDRAM, y tenidos en cuenta por el controlador de la memoria SDRAM. Cualquier valor puede ser programado, pero la SDRAM no funcionará correctamente si es demasiado bajo, ya que este valor de guarda no cubrirá la latencia real. A mayores tasas de reloj la latencia CAS medida en ciclos aumenta, aunque en el tiempo sea la misma: 10-15 ns son 2-3 ciclos de reloj de 200 MHz de la DDR-400, 4-6 ciclos para la DDR2-800, y 8-12 ciclos para la DDR3-1600.

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